芯片的纳米工艺领域可能并不为大众所熟知。然而,手机处理器的话题却应该为人所熟悉。目前,现有手机芯片通常采用7纳米工艺。据传闻,三星正将目光投向3纳米工艺,而台积电则正在积极布局4纳米工艺。这一趋势表明,芯片的微观结构将会逐渐变小,集成电路的核心电压也将随之降低。然而,与此同时,功率和频率却在不断提升,这将给未来的电源完整性带来更大的挑战。
谈及电源完整性,我们首先不得不提及电源复杂的互连系统,其中单一电源分配网络(PDN)在产品设计中需要受到足够的重视。
电源分配网络涵盖了从稳压模块(VRM)到芯片的电源传输,再到电源路径(单层直通路径或经过孔径转换的多层路径),最终输送至芯片或终端设备。
电源路径与信号路径存在明显区别。在电源分配网络中,一个电源路径可以在一个节点处分为多个路径,或者分支成多个电源,为多个终端设备提供电力,这可以理解为一对多的关系。而信号路径则只能是一对一的传输。
由于电源分配网络的任务是为终端设备提供所需电力,因此对电源分配网络的管理控制至关重要。由于路径上的电压会发生变化,电源分配网络的电流也会有所波动。在这种情况下,就需要确保电源分配网络的阻抗低于目标阻抗。
目标阻抗的控制实质上就是路径控制。其中两个关键因素是:一是电源和地面之间的介质应尽可能薄,二是走线要尽可能短而宽,从而确保良好的传输特性。
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下图为消费类产品设计电源部分的实际情况图:
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板级电源分配网络设计的频率范围约从 1MHz 到 100 MHz。这正是电路板平面和多层陶瓷贴片电容器( MLCC) 发挥作用的频率范围 。这也是仿真时,重点关注的频率范围。
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简单来说,低频率段由稳压模块来平衡,高频率段由芯片片选电容来解决,中间的频段就是板级来管控。
我们说的PDN设计一般就是指在PCB板级上给电源提供低阻抗路径。这里面还有电容摆放位置、电容不同容值&个数、反谐振等方面,到仿真这一边,就是交流部分:PDN阻抗提取和直流部分:IR Drop压降。
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当交流电流通过电源路径时,电源分配网络上也将产生电压降,这个压降会随着频率发生变化。电源路径的不同(层数&Shape宽度等),造成的压降变化是不同的,输出稳定电压到终端的难度很大,我们所要做的只是保证电压的变化在一定的范围之内,也就是所谓的噪声容差。上式就可能转换为目标阻抗:
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PCB板级PDN设计,需要先确定板级电源分配网络的设计目标阻抗。举例:1.2V的CPU用电为例,纹波百分比5%,最大电流为1.2A,根据公式:
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上图说明,是否使能电容对PDN阻抗的影响很大。
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三个软件的操作上来看,Sigrity&SIwave操作方式比较简单,和寄生参数的提取大体相当。
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Sigrity电容模型
只是容值模型部分需要关注与研究,特别针对实际产品设计和优化。
或许是不常用也或许是其他原因,ADS上操作相对比较麻烦,花费的时间也比较长,这个时间是指EM仿真时间(30分钟以上)。不知道ADS新的版本或者操作上有没有更新改善。
反正这一通下来,感觉就是:一顿操作猛如虎,看到结果心里苦。最终,放弃了。
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看到S参数就知道有问题。感觉应该是在叠层设置或者端口的设置那边出了问题。
叠层的部分,负片层方向;
端口的部分,Port负端方向。
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三个软件操作步骤:
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PDN提取的的时候,ADS软件给出频率扫描范围的建议,最高500MHz。
仿真出的结果对比:
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